SDRAM
Synchronous Dynamic Random Access Memory (disingkat menjadi SDRAM) merupakan sebuah jenis memori komputer dinamis yang digunakan dalam PC dari tahun 1996 hingga 2003. SDRAM juga merupakan salah satu jenis dari memori komputer kategori solid-state.
SDRAM, pada awalnya berjalan pada kecepatan 66 MHz untuk dipasangkan dengan prosesor Intel Pentium Pro/Intel Pentium MMX/Intel Pentium II, dan terus ditingkatkan menjadi kecepatan 100 MHz (dipasangkan dengan Intel Pentium III/AMD Athlon), hingga mentok pada kecepatan 133 MHz (dipasangkan dengan Intel Pentium 4 dan AMD Athlon/Duron). Popularitasnya menurun saat DDR-SDRAM yang mampu mentransfer data dua kali lipat SDRAM muncul di pasaran dengan chipset yang stabil. Setelah itu, akibat produksinya yang semakin dikurangi, harganya pun melonjak tinggi, dengan permintaan pasar yang masih banyak; dengan kapasitas yang sama dengan DDR-SDRAM, harganya berbeda kira-kira Rp. 150000 hingga 250000.
Synchronous dynamic random access memory (SDRAM) adalah dinamis random access memory (DRAM) yang disinkronkan dengan bus sistem. Klasik DRAM memiliki interface asynchronous, yang berarti bahwa ia merespon secepat mungkin untuk perubahan input kontrol. SDRAM memiliki antarmuka sinkron, artinya menunggu suatu sinyal jam sebelum menanggapi untuk mengontrol input dan karena itu disinkronisasikan dengan bus sistem komputer. Jam digunakan untuk menggerakkan mesin keadaan internal hingga yang masuk jaringan pipa instruksi. Hal ini memungkinkan chip untuk memiliki pola yang lebih kompleks daripada operasi asynchronous DRAM, memungkinkan kecepatan yang lebih tinggi.
Pipelining berarti bahwa chip dapat menerima instruksi baru sebelum selesai memproses yang sebelumnya. Dalam pipelined menulis, menulis perintah dapat segera diikuti oleh instruksi lain tanpa menunggu data yang akan ditulis ke array memori. Dalam membaca pipelined, data yang diminta muncul setelah beberapa jam pulsa tetap setelah instruksi membaca, siklus di mana petunjuk tambahan dapat dikirim. (Keterlambatan ini disebut latency dan merupakan parameter penting untuk dipertimbangkan saat membeli SDRAM untuk komputer.)
SDRAM banyak digunakan dalam komputer; dari SDRAM asli, generasi selanjutnya DDR (atau DDR1) dan kemudian DDR2 dan DDR3 telah memasuki pasar massal, dengan DDR4 saat ini sedang dirancang dan diantisipasi akan tersedia pada tahun 2015.Isi[Hide]
* 1 SDRAM sejarah
* 2 SDRAM waktu
* 3 SDR SDRAM
o SDRAM sinyal kontrol 3.1
o 3.2 operasi SDRAM
o 3.3 Perintah interaksi
+ 3.3.1 Mengganggu ledakan dibaca
o 3.4 SDRAM meledak pemesanan
o SDRAM 3,5 modus mendaftar
o 3.6 Auto refresh
o 3.7 mode daya rendah
* 4 Generasi SDRAM
o 4.1 SDRAM (synchronous DRAM)
o 4.2 DDR SDRAM (DDR1)
o 4.3 DDR2 SDRAM
o 4.4 DDR3 SDRAM
o 4.5 DDR4 SDRAM
o 4.6 Fitur peta
* 5 penerus Gagal
o 5.1 Rambus DRAM (RDRAM)
o 5.2-Link Synchronous DRAM (SLDRAM)
o 5.3 Virtual Channel Memory (VCM) SDRAM
* 6 Lihat juga
* 7 Referensi
[Sunting] sejarah SDRAMDelapan SDRAM IC pada paket DIMM PC100.
Walaupun konsep DRAM synchronous telah telah dikenal setidaknya sejak 1970-an dan digunakan dengan prosesor Intel awal, itu hanya pada tahun 1993 yang SDRAM mulai jalan untuk penerimaan universal dalam industri elektronik. Pada tahun 1993, Samsung memperkenalkan DRAM KM48SL2000 sinkron, dan pada tahun 2000, SDRAM menggantikan jenis lain hampir semua dari DRAM di komputer modern, karena kinerja yang lebih besar.
SDRAM latency tidak inheren lebih rendah (lebih cepat) dari DRAM asynchronous. Memang, SDRAM awal agak lebih lambat dari DRAM EDO kontemporer meledak karena logika tambahan. Manfaat penyangga internal SDRAM datang dari kemampuannya untuk interleave operasi untuk beberapa bank memori, sehingga meningkatkan bandwidth efektif.
Hari ini, hampir SDRAM semua diproduksi sesuai dengan standar yang ditetapkan oleh JEDEC, sebuah asosiasi industri elektronik yang mengadopsi standar terbuka untuk memudahkan interoperabilitas komponen elektronik. JEDEC secara resmi mengadopsi standar SDRAM pertama pada tahun 1993 dan kemudian diadopsi standar SDRAM lainnya, termasuk untuk DDR, DDR2 dan SDRAM DDR3.
SDRAM juga tersedia dalam varietas terdaftar, untuk sistem yang membutuhkan skalabilitas yang lebih besar seperti server dan workstation.
Pada 2007 [update], 168-pin DIMM SDRAM tidak digunakan dalam sistem PC baru, dan 184-pin memori DDR telah banyak digantikan. DDR2 SDRAM adalah tipe yang paling umum digunakan dengan PC baru, dan motherboard DDR3 dan memori yang tersedia secara luas, dan lebih murah dari produk DDR2 masih populer.
Saat ini, produsen terbesar di dunia SDRAM meliputi: Samsung Electronics, Panasonic, Micron Technology, dan Hynix.[Sunting] waktu SDRAM
Ada beberapa batasan pada kinerja DRAM. SI AKO Rens TANGCA ANG Tanga Tanga KO!! Kebanyakan dicatat adalah waktu siklus baca, waktu antara operasi membaca berurutan ke baris terbuka. Kali ini menurun dari 10 ns untuk SDRAM 100 MHz 5 ns untuk DDR-400, namun relatif tidak berubah melalui DDR2-800 dan DDR3-1600 generasi. Namun, dengan mengoperasikan sirkuit antarmuka pada kelipatan semakin tinggi dari tingkat membaca fundamental, bandwidth yang dicapai meningkat pesat.
batas lain adalah CAS latency, waktu antara memasok alamat kolom dan menerima data yang sesuai. Sekali lagi, ini relatif konstan pada 10-15 ns melalui beberapa generasi terakhir dari DDR SDRAM.
Dalam operasi, latency CAS adalah nomor tertentu siklus clock diprogram ke dalam mode register SDRAM dan diharapkan oleh controller DRAM. Setiap nilai dapat diprogram, tetapi SDRAM tidak akan beroperasi dengan benar jika terlalu rendah. Pada tingkat clock yang lebih tinggi, latency CAS berguna dalam siklus clock alami meningkat. 10-15 ns 2-3 siklus (CL2-3) dari clock 200 MHz DDR-400 SDRAM, CL4-6 untuk DDR2-800, dan CL8-12 untuk DDR3-1600. siklus clock lambat secara alami akan memungkinkan jumlah yang lebih rendah dari siklus CAS latency.
modul SDRAM memiliki spesifikasi waktu mereka sendiri, yang mungkin lebih lambat dibandingkan dengan chip pada modul. Ketika chip SDRAM 100 MHz pertama kali muncul, beberapa produsen menjual "100 MHz" modul yang tidak bisa diandalkan yang beroperasi pada laju jam. Sebagai tanggapan, Intel menerbitkan standar PC100, yang menguraikan persyaratan dan panduan untuk menghasilkan modul memori yang dapat beroperasi di 100 MHz handal. Standar ini berpengaruh secara luas, dan "PC100" dengan cepat menjadi istilah umum pengidentifikasi untuk modul SDRAM 100 MHz, dan modul sekarang biasanya ditunjuk dengan "PC" nomor-awalan (PC66, PC100 atau PC133 - meskipun arti sebenarnya dari angka telah berubah).[Sunting] SDR SDRAM64 MB memori suara Sound Blaster X-Fi Fatal1ty Pro menggunakan dua 48LC32M8A2 Micron-75 C chip SDRAM bekerja di 133 MHz (7,5 ns) lebar 8-bit [1]
Awalnya hanya dikenal sebagai SDRAM, single data rate SDRAM dapat menerima satu perintah dan transfer satu kata data per siklus clock. frekuensi clock yang tipikal adalah 100 dan 133 MHz. Chips dibuat dengan berbagai ukuran data bus (paling sering 4, 8 atau 16 bit), namun chip umumnya dirakit menjadi DIMM 168-pin yang membaca atau menulis 64 (non-ECC) atau 72 (ECC) bit pada satu waktu .
Penggunaan bus data rumit dan dengan demikian membutuhkan sirkuit DRAM controller kompleks. Hal ini karena data ditulis ke DRAM harus disajikan dalam siklus yang sama seperti menulis perintah, tetapi membaca menghasilkan output siklus 2 atau 3 setelah perintah membaca. Controller DRAM harus memastikan bahwa data bus tidak pernah diperlukan untuk membaca dan menulis pada waktu yang sama.
Khas SDR SDRAM tarif jam adalah 66, 100, dan 133 MHz (periode 15, 10, dan 7,5 ns). Jam tarif hingga 150 MHz yang tersedia untuk para penggemar kinerja.[Sunting] SDRAM sinyal kontrol
Semua perintah dihitung relatif terhadap tepi meningkatnya sinyal clock. Selain jam, ada sinyal kontrol 6, kebanyakan rendah aktif, yang sampel di tepi terbit jam:
* Jam CKE Aktifkan. Ketika sinyal ini rendah, chip berperilaku seolah-olah jam telah berhenti. Tidak ada perintah diinterpretasikan dan perintah latency kali tidak berlalu. Keadaan saluran kontrol lain tidak relevan. Efek dari sinyal ini sebenarnya tertunda satu siklus clock. Artinya, hasil siklus saat ini jam seperti biasa, tetapi siklus clock berikut ini diabaikan, kecuali untuk menguji masukan CKE lagi. operasi normal kembali di tepi terbit jam setelah satu tempat CKE adalah sampel tinggi.
Dengan kata lain, semua operasi chip lainnya dihitung relatif terhadap tepi terbit jam bertopeng. Jam bertopeng adalah logis DAN dari jam masukan dan keadaan sinyal CKE pada sisi kenaikan sebelumnya jam input.
* / CS Chip Pilih. Ketika sinyal ini tinggi, chip mengabaikan semua input lainnya (kecuali CKE), dan bertindak sebagai jika perintah NOP diterima.
* DQM Data Mask. (Surat Q muncul karena, mengikuti konvensi logika digital, garis data dikenal sebagai garis "DQ".) Ketika tinggi, sinyal-sinyal data menekan O. I / Ketika menyertai menulis data, data yang tidak benar-benar ditulis ke DRAM. Ketika menegaskan tinggi dua siklus sebelum siklus membaca, membaca data tidak output dari chip. Ada satu DQM baris per 8 bit pada chip memori x16 atau DIMM.
* / RAS Row Address Strobe. Meskipun nama, ini bukan strobo, melainkan hanya sedikit perintah. Seiring dengan / CAS dan / KITA, ini memilih salah satu dari 8 perintah.
* / Kolom Strobe Alamat CAS. Meskipun nama, ini bukan strobo, melainkan hanya sedikit perintah. Seiring dengan / RAS dan / KITA, ini memilih salah satu dari 8 perintah.
* / KAMI Tulis aktifkan. Seiring dengan / RAS dan / CAS, ini memilih salah satu dari 8 perintah. Ini umumnya membedakan perintah membaca seperti dari perintah menulis seperti.
perangkat SDRAM secara internal dibagi menjadi 2 atau 4 bank independen data internal. Satu atau dua masukan alamat bank (ba0 dan Ba1) memilih bank mana perintah diarahkan.
Banyak perintah juga menggunakan alamat disajikan pada alamat pin masukan. Beberapa perintah, yang baik tidak menggunakan alamat, atau menyajikan kolom alamat, juga menggunakan A10 untuk memilih varian.
Perintah dipahami adalah sebagai berikut./ CS / RAS / CAS / KAMI Ban A10 Sebuah PerintahH xxxxxx Command menghambat (operasi Tidak)L H H H x x x operasi NoLHHL xxx Burst Hentikan: berhenti burst burst membaca atau menulis dalam penyelesaian.LHLH bank L kolom Dibaca: Membaca ledakan data dari baris yang sedang aktif.LHLH bank kolom H Baca dengan precharge auto: Seperti di atas, dan precharge (baris dekat) bila dilakukan.LHLL bank kolom L Write: Menulis ledakan data ke baris yang sedang aktif.LHLL bank kolom H Menulis dengan precharge auto: Seperti di atas, dan precharge (baris dekat) bila dilakukan.LLHH bank baris Aktif (mengaktifkan): membuka baris untuk Membaca dan Menulis perintah.LLHL bank L x Precharge: Nonaktifkan baris saat ini bank yang dipilih.LLHL x H x Precharge semua: Nonaktifkan baris saat ini dari semua bank.LLLH xxx Auto refresh: Refresh satu baris masing-masing bank, dengan menggunakan counter internal. Semua bank harus diisi sebelumnya.LLLL 0 0 modus modus Load mendaftar: A0 melalui A9 dimuat untuk mengkonfigurasi chip DRAM.Pengaturan yang paling signifikan adalah CAS latency (2 atau 3 siklus) dan panjang burst (1, 2, 4 atau 8 siklus)
The berbagai DDRx standar SDRAM dasarnya menggunakan perintah yang sama, dengan penambahan kecil. register tambahan modus dibedakan menggunakan bank bit alamat, dan sedikit alamat bank ketiga ditambahkan.[Sunting] operasi SDRAM
A 512 MB SDRAM DIMM (yang berisi 512 MiB = 512 × 10242 bytes = 536.870.912 byte tepatnya) mungkin terbuat dari chip SDRAM 8 atau 9, masing-masing Mbit 512 berisi penyimpanan, dan masing-masing berkontribusi 8 bit untuk 64 DIMM - atau 72 -bit lebar. Sebuah chip SDRAM 512 Mbit khas internal berisi 4 independen 16 bank Mbyte memori. Setiap bank adalah array dari baris 8192 16.384 setiap bit. bank adalah baik idle, aktif, atau mengubah dari satu ke yang lain.
Perintah Active mengaktifkan sebuah bank idle. Hal ini menyajikan alamat bank 2-bit (ba0-Ba1) dan alamat baris 13-bit (A0-A12), dan menyebabkan membaca baris yang ke array bank semua 16.384 amplifier kolom akal. Hal ini juga dikenal sebagai "membuka" baris. Operasi ini memiliki efek samping menyegarkan dinamika (kapasitif) sel memori penyimpanan baris itu.
Setelah baris telah diaktifkan atau "membuka", Membaca dan Menulis perintah yang mungkin untuk baris itu. Aktivasi membutuhkan waktu yang minimal, yang disebut penundaan baris-ke-kolom, atau tRCD sebelum membaca atau menulis untuk itu mungkin terjadi. Kali ini, dibulatkan ke atas beberapa berikutnya jam periode, menentukan jumlah siklus menunggu minimum antara perintah aktif, dan Baca atau Tulis perintah. Selama siklus menunggu, perintah tambahan mungkin dikirim ke bank lain, karena masing-masing bank beroperasi sepenuhnya independen.
Baik Membaca dan Menulis perintah memerlukan alamat kolom. Karena setiap mengakses chip 8 bit data pada satu waktu, ada kemungkinan 2048 kolom alamat sehingga membutuhkan baris alamat hanya 11 (A0-A9, A11).
Ketika perintah Baca dikeluarkan, SDRAM akan menghasilkan data keluaran yang sesuai di garis DQ pada waktunya untuk tepi naik dari 2 atau 3 siklus jam jam kemudian (tergantung pada CAS latency dikonfigurasi). Kata berikutnya meledak akan diproduksi dalam waktu berikutnya sisi clock meningkat.
Perintah Tulis disertai oleh data yang akan ditulis didorong ke garis DQ selama jam tepi yang sama meningkat. Ini adalah tugas kontroler memori untuk memastikan bahwa SDRAM tidak mengemudi membaca data ke baris DQ pada saat yang sama perlu drive menulis data pada garis itu. Hal ini dapat dilakukan dengan menunggu sampai meledak baca selesai, untuk mengakhiri ledakan membaca, atau dengan menggunakan garis kontrol DQM.
Bila memory controller perlu mengakses baris yang berbeda, pertama kali harus kembali amplifier arti bahwa bank ke keadaan idle, siap merasakan baris berikutnya. Hal ini dikenal sebagai operasi "precharge", atau "menutup" baris. precharge A dapat memerintahkan secara eksplisit, atau dapat dilakukan secara otomatis pada akhir suatu operasi membaca atau menulis. Sekali lagi, ada waktu minimum, penundaan precharge baris, TRP, yang harus dilalui sebelum bank yang sepenuhnya menganggur dan mungkin menerima lagi mengaktifkan perintah.
Meskipun menyegarkan berturut-turut adalah efek samping otomatis mengaktifkannya, ada waktu minimum untuk ini terjadi, yang membutuhkan akses baris waktu tunda tRAS minimum antara perintah aktif membuka berturut-turut, dan perintah yang sesuai precharge menutupnya. Batas ini biasanya dikerdilkan oleh diinginkan membaca dan menulis perintah untuk baris, sehingga nilai memiliki pengaruh yang kecil terhadap kinerja khas.[Sunting] interaksi Command
Perintah operasi tidak selalu diizinkan.
Modus beban perintah mendaftar mengharuskan semua bank menjadi idle, dan penundaan sesudahnya agar perubahan diterapkan.
Perintah refresh otomatis juga mensyaratkan bahwa semua bank menjadi idle, dan membutuhkan waktu siklus refresh tRFC chip untuk kembali ke keadaan idle. (Kali ini biasanya sama dengan tRCD + tRP.)
Perintah lain hanya yang diizinkan di sebuah bank idle adalah perintah aktif. Ini memakan waktu, sebagaimana disebutkan di atas, tRCD sebelum baris sepenuhnya terbuka dan dapat menerima perintah membaca dan menulis.
Ketika bank terbuka, ada empat perintah diperbolehkan: membaca, menulis, meledak menghentikan, dan precharge. Membaca dan menulis perintah mulai semburan, yang dapat terganggu oleh perintah berikut.[Sunting] Mengganggu ledakan dibaca
Ledakan membaca, menghentikan, atau perintah precharge dapat diterbitkan setiap saat setelah perintah membaca, dan akan mengganggu meledak dibaca setelah CAS latency dikonfigurasi. Jadi jika perintah membaca dikeluarkan pada siklus 0, perintah lain membaca dikeluarkan pada siklus 2, dan latency CAS adalah 3, maka perintah membaca pertama akan mulai meledak data yang keluar selama siklus 3, dan 4 kemudian hasil dari kedua membaca perintah akan muncul dimulai dengan siklus 5.
Jika perintah yang dikeluarkan pada siklus 2 yang pecah menghentikan, atau precharge dari bank yang aktif, maka tidak akan ada output yang dihasilkan selama siklus 5.
Meskipun membaca menyela mungkin untuk setiap bank yang aktif, perintah precharge hanya akan mengganggu meledak dibaca jika itu adalah untuk bank yang sama atau semua bank, sebuah perintah precharge ke bank yang berbeda tidak akan mengganggu ledakan dibaca.
Untuk menghentikan semburan dibaca oleh perintah menulis adalah mungkin, tetapi lebih sulit. Hal ini dapat dilakukan, jika sinyal DQM digunakan untuk menekan output dari SDRAM sehingga kontroler memori mungkin drive data melalui saluran DQ untuk SDRAM pada waktu untuk menulis operasi. Karena efek dari DQM pada data dibaca ditunda oleh 2 siklus, tetapi efek DQM pada menulis data langsung, DQM harus dinaikkan (untuk menutupi data membaca) dimulai setidaknya dua siklus sebelum menulis perintah, tetapi harus diturunkan untuk siklus dari menulis perintah (asumsi Anda ingin menulis perintah untuk berpengaruh).
Melakukan hal ini hanya dalam dua siklus jam membutuhkan koordinasi yang hati-hati antara waktu SDRAM mengambil untuk mematikan output pada tepi jam dan waktu data yang harus diberikan sebagai masukan kepada SDRAM untuk menulis di tepi jam berikut. Jika frekuensi clock terlalu tinggi untuk memberikan waktu yang cukup, tiga siklus mungkin diperlukan.
Jika perintah membaca meliputi auto-precharge, precharge dimulai siklus yang sama seperti perintah menyela.[Sunting] meledak SDRAM pemesanan
Sebuah mikroprosesor modern dengan cache umumnya akan mengakses memori dalam satuan baris cache. Untuk mentransfer baris cache 64-byte membutuhkan 8 akses berturut-turut untuk DIMM 64-bit, yang semuanya dapat dipicu oleh satu membaca atau menulis perintah dengan mengkonfigurasi chip SDRAM, menggunakan mode register, untuk melakukan semburan 8-kata.
Sebuah garis cache mengambil biasanya dipicu oleh membaca dari alamat tertentu, dan SDRAM memungkinkan "kata kritis" dari baris cache yang akan ditransfer terlebih dahulu. ("Firman" di sini menunjuk kepada lebar chip SDRAM atau DIMM, yang 64 bit untuk DIMM khas.) Chip SDRAM mendukung dua konvensi kemungkinan untuk pemesanan dari kata-kata yang tersisa di baris cache.
Semburan selalu mengakses blok sejajar kata-kata BL berturut-turut yang dimulai pada kelipatan dari BL. Jadi, misalnya, burst 4-kata akses ke alamat kolom 4-7 akan kembali kata-kata 4-7. Pemesanan, bagaimanapun, tergantung pada alamat yang diminta, dan pilihan tipe burst dikonfigurasi: berurutan atau disisipkan. Biasanya, kontroler memori akan memerlukan satu atau yang lain.
Ketika panjang semburan adalah 1 atau 2, jenis burst tidak masalah. Untuk panjang burst 1, kata diminta adalah kata hanya diakses. Untuk panjang burst 2, kata diminta diakses pertama, dan kata lain di blok selaras diakses kedua. Ini adalah kata berikut jika alamat bahkan telah ditentukan, dan kata sebelumnya jika alamat ganjil ditentukan.
Untuk modus burst berurutan, kemudian kata-kata diakses dalam rangka meningkatkan alamat, membungkus kembali ke awal blok ketika akhirnya tercapai. Jadi, misalnya, untuk panjang burst 4, dan alamat kolom diminta 5, kata-kata akan diakses dalam urutan 5-6-7-4. Jika panjang burst adalah 8, urutan akses akan 5-6-7-0-1-2-3-4. Hal ini dilakukan dengan menambahkan counter ke alamat kolom, dan mengabaikan membawa masa lalu panjang burst.
Modus meledak interleaved menghitung alamat menggunakan eksklusif atau operasi antara counter dan alamat. Menggunakan alamat awal yang sama 5, ledakan 4-kata akan kembali kata-kata dalam urutan 5-4-7-6. Sebuah ledakan 8-kata akan 5-4-7-6-1-0-3-2. Walaupun lebih membingungkan bagi manusia, hal ini dapat lebih mudah untuk menerapkan dalam perangkat keras, dan lebih disukai oleh mikroprosesor Intel.
Jika alamat kolom yang diminta pada awal blok, baik mode burst mengembalikan data dalam urutan sequential sama 0-1-2-3-4-5-6-7. Perbedaannya hanya penting jika mengambil garis cache dari memori dalam rangka kritis-kata pertama.[Sunting] modus SDRAM register
Single data rate SDRAM memiliki mode register 10-bit tunggal diprogram. Kemudian double-data-rate SDRAM standar menambahkan modus register tambahan, ditangani dengan menggunakan pin bank alamat. Untuk SDR SDRAM, pin alamat bank dan alamat A10 garis dan di atas diabaikan, tetapi harus nol selama mode register menulis.
Bit yang M9 melalui M0, disajikan pada alamat A9 garis melalui A0 selama modus beban register siklus.
1. M9: Tulis mode Burst. Jika 0, menulis menggunakan panjang burst membaca dan mode. Jika 1, semua menulis non-burst (lokasi tunggal).
2. M8, M7: Modus Operasi. Pendiam, dan harus 00.
3. M6, M5, M4: CAS latency. Umumnya hanya 010 (CL2) dan 011 (CL3) adalah hukum. Menentukan jumlah siklus antara perintah membaca dan output data dari chip. Chip memiliki batas mendasar pada nilai ini dalam nanodetik, selama inisialisasi, memory controller harus menggunakan pengetahuannya tentang frekuensi clock untuk menerjemahkan batas itu ke dalam siklus.
4. M3: Burst tipe. 0 - permintaan pemesanan burst berurutan, sedangkan 1 permintaan interleaved meledak pemesanan.
5. M2, M1, M0: Burst panjang. Nilai 000,, 001 010 dan 011 menetapkan ukuran burst kata-kata 1, 2, 4 atau 8, masing-masing. Setiap membaca (dan menulis, jika M9 adalah 0) akan melakukan yang mengakses banyak, kecuali terganggu oleh menghentikan ledakan atau perintah lainnya. Nilai 111 menentukan ledakan penuh-baris. meledak akan berlanjut sampai terganggu. Kendali-baris semburan hanya diizinkan dengan tipe burst berurutan.
Kemudian (double data rate) SDRAM standar menggunakan mode bit mendaftarkan lebih, dan memberikan tambahan mode register diperpanjang. Nomor register dikodekan pada bank pin alamat selama siklus modus beban mendaftar. Sebagai contoh, DDR2 SDRAM memiliki mode register 13-bit, 13-bit EMR1, dan menggunakan 5 bit dalam EMR2.[Sunting] refresh Auto
Hal ini dimungkinkan untuk me-refresh RAM chip dengan membuka dan menutup (mengaktifkan dan precharging) setiap baris dalam masing-masing bank. Namun, untuk menyederhanakan memory controller, chip SDRAM mendukung "auto refresh" perintah, yang melakukan operasi ini untuk satu baris di bank masing-masing secara bersamaan. SDRAM ini juga mempertahankan counter internal, yang iterates atas semua baris mungkin. Memory controller hanya harus mengeluarkan jumlah yang cukup perintah refresh otomatis (satu per baris, 4096 dalam contoh kita telah menggunakan) setiap interval refresh (tREF = 64 ms adalah nilai umum). Semua bank harus menganggur (ditutup, diisi sebelumnya) ketika perintah ini dikeluarkan.[Sunting] mode daya rendah
Seperti disebutkan, jam mengaktifkan (CKE) input dapat digunakan secara efektif menghentikan jam untuk sebuah SDRAM. Input CKE adalah sampel setiap sisi meningkatnya jam, dan jika rendah, tepi naik berikut jam diabaikan untuk semua tujuan selain memeriksa CKE. Selama CKE rendah, maka diperbolehkan untuk mengubah laju jam, atau bahkan menghentikan jam sekali.
Jika CKE diturunkan sedangkan SDRAM sedang melakukan operasi, itu hanya "membeku" di tempat sampai CKE dinaikkan lagi.
Jika SDRAM adalah idle (semua bank diisi sebelumnya, tidak ada perintah dalam penyelesaian) ketika CKE diturunkan, SDRAM secara otomatis masuk ke mode daya-down, daya minimal memakan sampai CKE dinaikkan lagi. Ini tidak boleh berlangsung lebih lama dari refresh maksimum tREF interval, atau isi memori mungkin hilang. Ini adalah hukum untuk menghentikan jam sekali selama waktu tambahan penghematan energi.
Akhirnya, jika CKE diturunkan pada waktu yang sama dengan perintah auto-refresh dikirim ke SDRAM tersebut, SDRAM memasuki mode self-refresh. Hal ini seperti mematikan daya, tetapi SDRAM menggunakan timer on-chip untuk menghasilkan siklus refresh internal diperlukan. Jam mungkin akan berhenti selama waktu ini. Sementara mode self-refresh mengkonsumsi daya sedikit lebih dari mode daya-down, hal itu memungkinkan memory controller untuk dinonaktifkan sepenuhnya, yang biasanya lebih dari membuat perbedaan.
SDRAM dirancang untuk perangkat bertenaga baterai menawarkan beberapa pilihan hemat daya tambahan. Salah satunya adalah temperatur refresh bergantung, sebuah sensor suhu on-chip mengurangi refresh rate pada suhu yang lebih rendah, daripada selalu menjalankannya pada tingkat terburuk. Lain adalah refresh selektif, yang membatasi diri-refresh untuk sebagian dari array DRAM. Fraksi yang disegarkan dikonfigurasi menggunakan modus diperpanjang mendaftar. Yang ketiga, dilaksanakan di Mobile DDR (LPDDR) dan LPDDR2 adalah "kekuatan jauh di lubuk hati" mode, yang membatalkan memori dan membutuhkan reinitialization penuh untuk keluar dari. Hal ini diaktifkan dengan mengirimkan "meledak menghentikan" perintah sambil menurunkan CKE.[Sunting] Generasi SDRAM[Sunting] SDRAM (synchronous DRAM)
Jenis SDRAM lebih lambat dibandingkan dengan varian DDR, karena hanya satu kata dari data yang ditransmisikan per siklus clock (tarif data tunggal).[Sunting] DDR SDRAM (DDR1)Artikel utama: DDR SDRAM
Sedangkan latency akses DRAM secara fundamental dibatasi oleh array DRAM, DRAM telah sangat bandwidth potensi tinggi karena setiap membaca internal sebenarnya deretan ribuan bit. Untuk membuat lebih dari bandwidth yang tersedia bagi pengguna, antarmuka data menggandakan tingkat dikembangkan. Ini menggunakan perintah yang sama, diterima sekali per siklus, tetapi membaca atau menulis dua kata data per siklus clock. Antarmuka DDR menyelesaikan ini dengan membaca dan menulis data pada kedua tepi naik dan turunnya sinyal clock. Selain itu, beberapa perubahan kecil dengan waktu antarmuka SDR dibuat di belakang, dan tegangan suplai berkurang 3,3-2,5 V. Akibatnya, DDR SDRAM tidak kompatibel dengan SDR SDRAM. [2]
DDR SDRAM (kadang-kadang disebut DDR1 untuk kejelasan lebih besar) ganda minimal membaca atau menulis unit; akses setiap merujuk ke sedikitnya dua kata berturut-turut.
Khas DDR SDRAM tarif jam adalah 133, 166 dan 200 MHz (7,5, 6, dan 5 ns / siklus), umumnya digambarkan sebagai DDR-266, DDR-333 dan DDR-400 (3,75, 3, dan 2,5 ns per mengalahkan). Sesuai 184-pin DIMM dikenal sebagai PC-2100, PC-2700 dan PC-3200. Kinerja sampai DDR-550 (PC-4400) tersedia dengan harga tertentu.[Sunting] DDR2 SDRAMArtikel utama: DDR2 SDRAM
DDR2 SDRAM sangat mirip dengan DDR SDRAM, tetapi ganda minimum membaca atau menulis unit lagi, untuk 4 kata berturut-turut. Protokol bus juga disederhanakan untuk memungkinkan operasi kinerja yang lebih tinggi. (Secara khusus, "meledak mengakhiri" perintah akan dihapus.) Hal ini memungkinkan laju bus SDRAM yang akan dua kali lipat tanpa meningkatkan laju jam operasi RAM internal, melainkan operasi internal dilakukan di unit 4 kali selebar SDRAM. Juga, alamat bank pin tambahan (Ba2) ditambahkan untuk memungkinkan 8 bank pada chip RAM yang besar.
Tingkat DDR2 SDRAM jam khas 200, 266, 333 atau 400 MHz (periode ns 5, 3,75, 3 dan 2.5), biasanya digambarkan sebagai DDR2-400, DDR2-533, DDR2-667 dan DDR2-800 (periode 2,5, 1,875, 1,5 dan 1,25 ns). Sesuai 240-pin DIMM dikenal sebagai PC2-3200 PC2-6400 melalui. DDR2 SDRAM sekarang tersedia pada tingkat clock 533 MHz umumnya digambarkan sebagai DDR2-1066 DIMM yang sesuai dan dikenal sebagai PC2-8500 (juga bernama PC2-8600 tergantung pada produsen). Kinerja sampai dengan DDR2-1250 (PC2-10000) tersedia untuk harga.
Perhatikan bahwa karena operasi internal berada pada 1 / 2 laju jam, DDR2-400 memori (clock tingkat internal 100 MHz) memiliki latency agak lebih tinggi dari DDR-400 (Tingkat clock internal 200 MHz).[Sunting] SDRAM DDR3Artikel utama: SDRAM DDR3
DDR3 terus tren, penggandaan minimum membaca atau menulis unit untuk 8 kata berturut-turut. Hal ini memungkinkan lain dua kali lipat bandwidth dan laju bus eksternal tanpa harus mengubah laju jam operasi internal, hanya lebarnya. Untuk menjaga 800-1600 transfer M / s (kedua sisi dari sebuah jam MHz 400-800), array RAM internal telah melakukan 100-200 M mengambil per detik.
Sekali lagi, dengan dua kali lipat setiap, sisi negatifnya adalah meningkatkan latency. Seperti halnya dengan semua generasi DDR SDRAM, perintah putang ina mo na lang ka magjakol mo paguwi tang ina mo ako ARCHIE MELEVO! masih dibatasi satu jam tepi dan latency perintah diberikan dalam hal siklus clock, yang setengah kecepatan transfer rate biasanya dikutip (latency CAS 8 dengan DDR3-800 adalah 8 / (400 MHz) = 20 ns, persis sama latency CAS2 pada SDR SDRAM PC100).
chip memori DDR3 sedang dilakukan secara komersial, [3] dan sistem komputer yang tersedia yang menggunakannya pada paruh kedua tahun 2007, [4] dengan penggunaan yang signifikan diharapkan pada tahun 2008. [5] tarif jam awal adalah 400 dan 533 MHz, yang digambarkan sebagai DDR3-800 dan DDR3-1066 (PC3-6400 dan 8500 PC3-modul), tetapi 667 dan 800 MHz, digambarkan sebagai DDR3-1333 dan DDR3-1600 (PC3-10600 dan PC3-12800 modules) sekarang umum. [6] kinerja sampai DDR3-2200 tersedia untuk harga. [7][Sunting] DDR4 SDRAM
DDR4 SDRAM akan menjadi penerus SDRAM DDR3. Hal itu diungkapkan di Intel Developer Forum di San Francisco pada tahun 2008, dan saat ini dalam keadaan desain dan pada awalnya diharapkan akan dirilis pada tahun 2012 [8] Hal ini sekarang diharapkan akan dirilis pada tahun 2015.. [9]
Chip baru tersebut diharapkan dapat berjalan pada 1,2 V atau kurang, [10] [11] versus 1,5 V chip DDR3, dan memiliki lebih dari 2 milyar transfer data per detik. Mereka diharapkan akan diperkenalkan pada tingkat frekuensi 2133MHz, diperkirakan menimbulkan potensi 4266MHz [12] dan menurunkan tegangan sebesar 1,05 V [13] pada tahun 2013.
Pada bulan Februari 2009, Samsung divalidasi chip DRAM 40 nm, dianggap sebagai "langkah penting" terhadap pembangunan DDR4 [14] Pada 2009, chip DRAM saat ini hanya bermigrasi ke proses 50 nm.. [15]
Pada bulan Januari 2011, Samsung mengumumkan penyelesaian dan rilis untuk uji coba 30 nm DDR4 modul 2GB DRAM. Ini memiliki bandwidth maksimum 2.13Gbps di 1.2V, menggunakan teknologi pseudo menguras terbuka dan menggunakan tenaga listrik 40% kurang dari satu modul DDR3 setara. [16] [17][Sunting] Fitur petaJenis perubahan FiturSDRAM Vcc = 3,3 VSinyal: LVTTLDDR1 Akses ≥ 2 kataDouble clockVcc = 2,5 V2,5-7,5 ns per siklusSinyal: SSTL_2 (2.5V) [18]DDR2 Akses ≥ 4 kata"Burst mengakhiri" dihapus4 unit digunakan secara paralel1,25-5 ns per siklusoperasi internal pada 1 / 2 clock rate.Sinyal: SSTL_18 (1.8V) [18]Akses DDR3 adalah ≥ 8 kataSinyal: SSTL_15 (1.5V) [18]Banyak lagi CAS latencyDDR4 Vcc ≤ 1,2 V[Sunting] penerusnya Gagal
Selain DDR, ada beberapa teknologi lain yang diusulkan untuk berhasil memori SDR SDRAM.[Sunting] Rambus DRAM (RDRAM)
RDRAM adalah teknologi eksklusif yang bertanding melawan DDR. Harganya relatif tinggi dan kinerja mengecewakan (dihasilkan dari latency tinggi dan saluran 16-bit data sempit versus 64 bit channel DDR's) menyebabkannya kehilangan perlombaan untuk berhasil SDR DRAM.[Sunting] DRAM Synchronous-Link (SLDRAM)
SLDRAM membual kinerja yang lebih tinggi dan bertanding melawan RDRAM. Ini dikembangkan pada akhir 1990-an oleh Konsorsium SLDRAM, yang terdiri dari sekitar 20 produsen industri komputer besar. Ini merupakan standar terbuka dan tidak memerlukan biaya lisensi. Spesifikasi menyerukan bus 64-bit berjalan pada frekuensi clock 200 MHz. Hal ini dicapai dengan semua sinyal berada di baris yang sama dan dengan demikian menghindari waktu sinkronisasi beberapa baris. Seperti DDR SDRAM, SLDRAM menggunakan bus-ganda dipompa, memberikan kecepatan efektif 400 MT / s. [19][Sunting] Virtual Channel Memory (VCM) SDRAM
VCM adalah jenis SDRAM eksklusif yang dirancang oleh NEC, tetapi dibebaskan sebagai standar terbuka tanpa biaya lisensi. VCM menciptakan keadaan di mana berbagai proses sistem dapat ditugaskan saluran virtual mereka sendiri, sehingga meningkatkan efisiensi sistem secara keseluruhan dengan menghindari kebutuhan untuk memiliki proses berbagi ruang buffer. Hal ini dicapai dengan menciptakan berbeda "blok" dari memori, yang memungkinkan setiap blok memori individu untuk interface secara terpisah dengan memory controller dan memiliki ruang buffer sendiri. VCM memiliki kinerja yang lebih tinggi daripada SDRAM karena memiliki latency secara signifikan lebih rendah. Teknologi ini pesaing potensial VCM RDRAM karena hampir tidak semahal RDRAM itu. Sebuah modul VCM secara mekanik dan elektrik yang kompatibel dengan SDRAM standar, tetapi harus diakui oleh memory controller. Beberapa motherboard yang pernah diproduksi dengan dukungan VCM.
